• Analog Devices
• Atmel
• Cypress
• Fujitsu
• Holtek
• MagnaChip
• Maxim
• Megawin
• Freescale
• NXP
• Texas Insrt
• White Eleсtronic
• Winbond

21.3. Генерация синхронизации

Сигнал синхронизации, который задает скорость связи и используется для тактирования сдвигового регистра и выборки бит данных, генерируется внутренним дробным генератором скорости или поступает с вывода синхронизации передачи XCK. Поддерживаются пять режимов генерации синхронизации: асинхронные режимы с нормальной и удвоенной скоростью, ведущий и подчиненный синхронные режимы, а также ведущий SPI режим.

Рисунок 21.2. Функциональная схема логики генерации синхронизации

21.3.1. Внутренняя генерация синхронизации дробным генератором скорости

Дробный генератор скорости предназначен для генерации внутреннего сигнала синхронизации связи в асинхронных режимах, ведущем синхронном режиме и ведущем SPI режиме. Частота на выходе генератора (f_BAUD) зависит от настройки периода (BSEL), настройки опционального весового коэффициента (BSACLE) и частоты синхронизации УВВ (f_PER). В таблице 21.1 приведены выражения для вычисления скорости (в битах в секунду) и для вычисления значения BSEL в каждом из режимов работы. BSEL может иметь любое значение из диапазона 0…4095. В таблице также приводятся выражения для расчета максимальной скорости по отношению к частоте синхронизации УВВ.

В асинхронном режиме, в целях увеличения разрешающей способности генерации скорости, может использоваться дробная генерация скорости. Весовой коэффициент (BSCALE) позволяет масштабировать скорость в большую или меньшую сторону. Положительное значение этого коэффициента приводит к масштабированию в меньшую сторону, которое приводит к увеличению периода, а, следовательно, к снижению скорости связи. При этом, разрешающая способность остается без изменений. Если же весовой коэффициент отрицательный, делитель будет использовать дробную арифметику счета, которая увеличивает разрешающую способность. BSCALE может иметь любое значение из диапазона -7…+7, причем при нулевом его значении масштабирование не выполняется. Максимальное значение весового коэффициента ограничено. Значение 2BSCALE не может быть больше половины минимального числа циклов синхронизации, которые требуются для обработки посылки (более детально об этом см. в разделе 21.9).

Таблица 21.1. Выражения для вычисления настройки регистра скорости

Режим работы	Условия	Выражение для вычисления скорости1)	Выражение для вычисления значения BSEL
Асинхронный режим с нормальной скоростью (CLK2X=0)
Асинхронный режим с удвоенной скоростью (CLK2X=1)
Cинхронный и ведущий SPI режимы

Прим.:

1. Скорость выражается в битах за секунду (бит/сек)

21.3.2. Внешняя синхронизация

В подчиненном синхронном режиме работы используется внешняя синхронизация. Выборка сигнала на входе XCK выполняется на частоте синхронизации УВВ (fPER) с помощью регистра синхронизации, который позволяет минимизировать вероятность возникновения метастабильности. Выход регистра синхронизации пропускается через схему обнаружения фронтов. Данная процедура вносит задержку в два периода синхронизации УВВ и, таким образом, максимальное значение частоты внешнего сигнала синхронизации на выводе XCK (f_XCK) ограничивается выражением:

f_XCK < f_PER/4

Выборка и высокого и низкого уровней импульсов XCK должна быть выполнена дважды на частоте синхронизации УВВ. Если сигнал XCK имеет дрожания или отличается от меандра, максимальное значение частоты XCK должно быть соответствующим образом снижено.

21.3.3. Работа с удвоенной скоростью (CLK2X)

Возможность удвоения скорости связи полезна в асинхронном режиме для повышения скорости передачи при работе с пониженными частотами синхронизации УВВ. После разрешения работы с удвоенной скоростью значения асинхронных скоростей, приведенных в таблице 21.1, удваиваются.

В этом режиме приемник сокращает количество выборок, которые используются для приема данных и восстановления синхронизации, с 16 до 8. Вследствие такого снижения, требуется более точная настройка скорости и более точный источник синхронизации. Более детально о точности см. в разделе 21.8 "Асинхронный прием данных".

21.3.4. Синхронный режим

При использовании синхронного режима синхронизация связи выполняется через вывод XCK, который работает как вход синхронизации у подчиненного устройства и как выход синхронизации у ведущего устройства. С учетом этого, необходимо выполнить соответствующую настройку направления линии порта ввода-вывода. Обычная работа порта будет перекрыта сигналом XCK.

Зависимость между фронтами синхронизации и выборкой данных, а также между фронтами синхронизации и изменения данных сохраняется прежней. Выборка принимаемых данных (вывод RxD) происходит по фронту, который противоположен фронту, когда происходит изменение передаваемых данных (TxD).

Рисунок 21.3. Временная диаграмма импульсов на выводе XCKn (синхронный режим)

При необходимости выбора противоположных фронтов, инициирующих выбору и изменение данных, может быть активизирована функция инвертированного ввода-вывода (INVEN) в конфигурационном регистре линии ввода-вывода. Если функция инвертированного ввода-вывода отключена (INVEN=0), изменение данных происходит по нарастающему фронту XCK, а выборка - по падающему фронту XCK. Если же активизировать функцию инвертирования (INVEN=1), то данные будут изменяться по падающему фронту XCK, а выборка XCK - по нарастающему. Более детально о функции инвертирования см. в разделе 13 "Порты ввода-вывода".

21.3.5. Генерация синхронизации для шины SPI

Предусмотрена возможность работы только в ведущем режиме SPI с внутренней генерацией сигнала синхронизации шины. Настройка скорости выполняется идентично ведущему синхронному USART (см. таблицу 21.1).

Всего возможно четыре комбинации соотношения фазы и уровня импульсов XCK (SCK) по отношению к сигналам данных. Эти комбинации можно задать с помощью бита управления фазой синхронизации (UCPHA) и бита разрешения инвертированного ввода-вывода (INVEN). Временные диаграммы передачи данных показаны на рисунке 21.4. Биты данных передаются сдвигом, а по противоположным фронтам сигнала XCK производится выборка принимаемого сигнала, что гарантирует достаточность времени на стабилизации сигналов данных. Влияние настроек бит UCPHA и INVEN подытожено в таблице 21.2. Изменение настроек любого из этих бит во время передачи нарушит работу, как приемника, так и передатчика.

Таблица 21.2. Влияние настроек бит INVEN и UCPHA

Передний фронт - фронт, с которого начинается период сигнала синхронизации. Задний фронт - фронт, которым заканчивается период сигнала синхронизации.

Рисунок 21.4. Временные диаграммы передачи с различными настройками UCPHA и INVEN