5.14.5. TRFCNTH - старший регистр счетчика байт при передаче блока по DMA-каналу
В паре регистров TRFCNTH и TRFCNTL хранится 16-битное значение TRFCNT, которое определяет количество байт в передаче блока. Значение TRFCNT декрементируется при каждом чтении байта по DMA-каналу. Когда TRFCNT достигает нуля, в него перезаписывается тоже значение, что и помещалось при последней записи.
Чтение и запись 16-битных значений требует особого внимания (см. раздел 3.11 "Доступ к 16-битным регистрам").
Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0х05 |
|
TRFCNTH |
Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:0 - TRFCNT[15:8]: старший байт счетчика байт при передаче блока по DMA-каналу
В данных битах хранится значение старших 8 бит 16-битного счетчика байт при передаче блока.
5.14.6. TRFCNTL - младший регистр счетчика байт при передаче блока по DMA-каналу
Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0х04 |
|
TRFCNTL |
Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:0 - TRFCNT[7:0]: младший байт счетчика байт при передаче блока по DMA-каналу
В данных битах хранится значение младших 8 бит 16-битного счетчика байт при передаче блока.
5.14.7. REPCNT - регистр счетчика повторов в DMA-канале
Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0х06 |
|
REPCNT |
Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
REPCNT считает, сколько раз была выполнена передача блока. Значение счетчика декрементируется после каждой передачи блока.
Если активен режим повтора (см. описание бита REPEAT в 5.14.1 "CTRLA - регистр А управления DMA-каналом"), то данный регистр используется для управления после завершения транзакции. Счетчик декрементируется после передачи каждого блока, если DMA обслуживает ограниченное число повторяющихся передач блоков. В режиме повтора, канал отключается, когда REPCNT достигает нуля, чем завершается передача последнего блока. Чтобы добиться неограниченного числа повторов, в этот регистр нужно записать нуль.
5.14.8. SRCADDR2 - регистр 2 адреса источника DMA-канала
Регистры SRCADDR0, SRCADDR1 и SRCADDR2 представляют 24-битное значение SRCADDR - адрес источника DMA-канала. В регистре SRCADDR2 хранится старший байт этого значения. Значение SRCADDR может автоматически инкрементироваться или декрементироваться, в зависимости от установок бит SRCDIR (см. 5.14.3 "ADDRCTRL - регистр управления адресом DMA-канала").
Чтение и запись 24-битных значений необходимо выполнять с особым вниманием (см. 3.11.1 "Доступ к 24- и 32-битным регистрам").
Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0х0A |
|
SRCADDR2 |
Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:0 - SRCADDR[23:16]: байт 2 адреса источника DMA-канала
В данных битах хранится байт 2 24-битного адреса источника.
5.14.9. SRCADDR1 - регистр 1 адреса источника DMA-канала
Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0х09 |
|
SRCADDR1 |
Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:0 - SRCADDR[15:8]: байт 1 адреса источника DMA-канала
В данных битах хранится байт 1 24-битного адреса источника.
5.14.10. SRCADDR0 - регистр 0 адреса источника DMA-канала
Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0х08 |
|
SRCADDR0 |
Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:0 - SRCADDR[7:0]: байт 0 адреса источника DMA-канала
В данных битах хранится байт 0 24-битного адреса источника.
5.14.11. DESTADDR2 - регистр 2 адреса получателя DMA-канала
Регистры DESTADDR0, DESTADDR1 и DESTADDR2 представляют 24-битное значение DESTADDR - адрес получателя DMA-канала. В регистре DESTADDR2 хранится старший байт этого значения. Значение DESTADDR может автоматически инкрементироваться или декрементироваться, в зависимости от установок бит DESTDIR (см. 5.14.3 "ADDRCTRL - регистр управления адресом DMA-канала").
Чтение и запись 24-битных значений необходимо выполнять с особым вниманием (см. 3.11.1 "Доступ к 24- и 32-битным регистрам").
Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0х0E |
|
DESTADDR2 |
Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:0 - DESTADDR[23:16]: байт 2 адреса получателя DMA-канала
В данных битах хранится байт 2 24-битного адреса получателя.
5.14.12. DESTADDR1 - регистр 1 адреса получателя DMA-канала
Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0х0D |
|
DESTADDR1 |
Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:0 - DESTADDR[15:8]: байт 1 адреса получателя DMA-канала
В данных битах хранится байт 1 24-битного адреса получателя.
5.14.13. DESTADDR0 - регистр 0 адреса получателя DMA-канала
Бит |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
|
+0х0C |
|
DESTADDR0 |
Чтение/запись |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Чт./Зап. |
Начальное значение |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
- Биты 7:0 - DESTADDR[7:0]: байт 0 адреса получателя DMA-канала
В данных битах хранится байт 0 24-битного адреса получателя.
|