XC9500 - семейство 5В программируемых микросхем Fast Flash CPLD

Основные особенности

• Технология производства: 0.5мкм кМОП Fast Flash
• Системная частота: до 125МГц
• Задержка распространения сигнала от входа до выхода: до 5нс
• Диапазон ёмкости от 36 до 288 макроячеек (от 800 до 6400 эквивалентных логических вентилей)
• Перепрограммируются непосредственно в системе

  10 000 циклов перепрограммирования

  20 лет хранения конфигурации

• Возможности закрепления выводов перед трассировкой
• Наличие гибкого функционального блока 36V18, в котором любая из 18 макроячеек функционального блока может выполнять логическую функцию 36 переменных от 1 до 90 термов, а также имеет глобальный и программируемый тактовые сигналы, сигнал разрешение выхода, сигналы установки и сброса триггера
• Программируемый режим пониженной потребляемой мощности в каждой макроячейке
• Управление задержкой сигнала по любому из выходов
• Возможность защиты схемы от копирования
• Мощный выход - 24 мА
• Совместимость с 3,3 В или 5 В логикой по вводу-выводу
• Совместимость с интерфейсом PCI ( для микросхем с быстродействием -5, -7, -10)
• Полная поддержка периферийного сканирования в соответствии со стандартом IEEE Std 1149.1 (JTAG).
• Поддержка проектирования программным обеспечением Xilinx Alliance Series, Xilinx Foundation Series, WebFitter и WebPack

	Макроячеек	Эквивалентные логические вентили	Задержка pin-to-pin	Триггеров	Максимум пользовательских блоков ввода-вывода	Корпуса
XC9536	36	800	5.0	36	34	48CSP 44VQ 44PC
XC9572	72	1600	7.5	72	72	44PC 84PC 100TQ 100PQ
XC95108	108	2400	7.5	108	108	84PC 100TQ 100PQ 160PQ
XC95144	144	3200	7.5	144	133	100TQ 100PQ 160PQ
XC95216	216	4800	10.0	216	166	160PQ 208HQ 352BG
XC95288	288	6400	15.0	288	192	208HQ 352BG

Документация:

155 Kb Engl Полное описание ПЛИС семейства XC9500

---

---

Главная - Микросхемы - DOC - ЖКИ - Источники питания - Электромеханика - Интерфейсы - Программы - Применения - Статьи