Перейти к содержанию

D-триггер

D-триггер — простейшая ячейка памяти цифровой схемы: по фронту тактового сигнала он запоминает уровень на входе D и держит его на выходе до следующего фронта. Из D-триггеров собраны регистры, счётчики и делители частоты.

Обновлено Редакция GAW

D-триггер (D flip-flop, от data или delay) — синхронный триггер с одним информационным входом D и тактовым входом. По фронту такта он записывает уровень входа D и выдаёт его на выход Q, а между фронтами хранит. onsemi в даташите MC14013B подчёркивает: состояние хранится сколь угодно долго при любом уровне такта, а информация переходит на выход только по положительному фронту.

Таблица истинности CD4013 по onsemi (↑ — положительный фронт):

CLOCKDRESETSETQ
↑0000
↑1001
нет фронталюбой00без изменений
любойлюбой100
любойлюбой011

Входы SET и RESET — асинхронные: по TI они устанавливают и сбрасывают выход высоким уровнем независимо от такта. Одновременная подача обоих даёт единицу на обоих выходах, Q и Q̄, — на практике это запрещённое состояние.

Временные требования. Вход D должен установиться за время предустановки до фронта и не меняться в течение времени удержания после него. У CD4013 время предустановки по TI — 40 нс при 5 В, 20 нс при 10 В и 15 нс при 15 В. Нарушение этих требований не гарантирует, какое значение запишется.

Где применяют:

  • Регистры. Цепочка D-триггеров с общим тактом — сдвиговый регистр; в 74HC595 по TI сдвиговый регистр передаёт данные в отдельный регистр хранения на D-триггерах.
  • Делитель частоты. Если подать Q̄ на D, триггер переключается каждым фронтом и делит частоту на 2 — TI и onsemi называют это счётным режимом. На нём делают и кнопку с фиксацией.
  • Синхронизация. Асинхронный сигнал пропускают через D-триггер, чтобы он менялся только по фронтам такта схемы.

Основы последовательностной логики — в статье «Цифровая логика».

Частые вопросы

Чем D-триггер отличается от защёлки?

Моментом записи. D-триггер переписывает вход только по фронту такта: по onsemi информация переходит на выход лишь по положительному фронту, а при постоянном уровне такта состояние хранится сколь угодно долго. Защёлка прозрачна весь интервал, пока активен её разрешающий вход, и выход в это время повторяет вход.

Как сделать из D-триггера делитель частоты на 2?

Соединить инверсный выход Q̄ со входом D. Тогда каждый фронт такта записывает в триггер инверсию его состояния, и выход меняется через фронт — частота делится на 2. TI и onsemi называют это счётным режимом; два триггера CD4013 подряд делят на 4.

Что такое время предустановки?

Минимальное время, за которое уровень на входе D должен установиться до фронта такта, чтобы триггер записал его надёжно. У CD4013 по TI — 40 нс при питании 5 В и 15 нс при 15 В. Если вход меняется ближе к фронту, результат записи не гарантирован.

Источники

  1. Texas Instruments. CD4013B CMOS Dual D-Type Flip-Flop (SCHS023E, revised September 2016) — разд. 3 и 8.1 — уровень на D переходит на Q по положительному фронту такта; установка и сброс высоким уровнем независимо от остальных входов; после времени удержания D можно менять без влияния на выход; Q̄ на D — счётный режим; разд. 6.3 — время предустановки 40, 20 и 15 нс, длительность такта от 140, 60 и 40 нс при 5, 10 и 15 В
  2. onsemi. MC14013B: Dual Type D Flip-Flop (MC14013B/D, Rev. 11, July 2025) — таблица истинности, при S = R = 1 оба выхода в единице; состояние хранится сколь угодно долго при любом уровне такта, информация переходит на выход только по положительному фронту; применение как элемент сдвигового регистра и T-триггер
  3. Texas Instruments. SN54HC595, SN74HC595 8-Bit Shift Registers With 3-State Output Registers (SCLS041J, revised October 2021) — разд. 1 и 3 — сдвиговый регистр питает 8-разрядный регистр хранения на D-триггерах, такты регистров раздельные

Нашли ошибку?

Смотрите также