Перейти к содержанию

Делитель с двумя коэффициентами

Делить частоту ГУН в 1 ГГц обычным счётчиком на произвольное N дорого и медленно. Поэтому в синтезаторах ставят быстрый делитель, который умеет только два коэффициента, и медленные счётчики, решающие, сколько раз какой использовать.

Обновлено Редакция GAW

Содержание

Делитель с двумя коэффициентами (dual-modulus prescaler, P/P+1) — быстрый делитель частоты, который делит входной сигнал на P или на P + 1 в зависимости от сигнала управления. В синтезаторе на ФАПЧ он стоит сразу за ГУН, а два медленных программируемых счётчика решают, сколько раз за цикл делить на P + 1 (счётчик A) и сколько — на P (счётчик M). Вместе они образуют делитель на произвольное N в цепи обратной связи петли (TI SWRA029, с. 13).

Зачем

ГУН радиосинтезатора работает на сотнях мегагерц и гигагерцах, а N нужно менять с шагом 1: например, сотовому телефону стандарта AMPS требовалось перекрыть 25 МГц с шагом 30 кГц — около 850 значений N. Программируемый счётчик на такой частоте сложен и прожорлив, а делитель на два фиксированных коэффициента — простая быстрая схема, обычно биполярная. Медленные КМОП-счётчики после неё работают до 100 МГц и потребляют мало (SWRA029, с. 13–14).

Какие N доступны

Непрерывный ряд коэффициентов двухмодульный делитель даёт не с единицы, а начиная с P² − P (SWRA029, с. 13):

  • делитель 16/17 даёт любые N от 240 (TI пишет — «выше 239»);
  • N = 960 — 60 делений на 16, а 961 — 59 делений на 16 и одно на 17;
  • в диапазоне 100–150 есть пропуски: 100 = 2·16 + 4·17, а 103 из 16 и 17 составить нельзя — для малых N берут 8/9 или 10/11.

Чтобы сочетать высокую входную частоту и малые N, применяют делители с тремя и четырьмя коэффициентами. Для трёхмодульного P/(P+1)/(P+R) наименьший непрерывный коэффициент

Nmin=(PR+R+1)P+RN_{min} = \left(\frac{P}{R} + R + 1\right) P + R

и у делителя 64/65/72 это 1096 против 4032 у двухмодульного 64/65 (SWRA029, ур. 7).

Не путать

Предделитель таймера микроконтроллера — программируемый делитель на одно выбранное значение. Двухмодульный делитель синтезатора переключается между P и P + 1 внутри каждого цикла деления. Его идея лежит и в основе дробного синтезатора: там коэффициент переключают между N и N + 1 от цикла к циклу, чтобы получить дробное среднее. Шаг сетки целочисленного синтезатора равен частоте сравнения, а как выбирать N и R — в статье «ФАПЧ (PLL)».

Частые вопросы

Почему нельзя просто поставить программируемый счётчик на частоту ГУН?

Счётчик с произвольным коэффициентом сложен, и на сотнях мегагерц и гигагерцах он не успевает или потребляет слишком много. Делитель на P или P+1 — простая быстрая схема на одной частоте, а программируемые счётчики после него работают уже на частоте, делённой на P. TI пишет, что такие медленные КМОП-счётчики работают до 100 МГц и потребляют мало.

Какое N можно получить из делителя 16/17?

Любое начиная с P² − P = 240. N = 960 — это 60 делений на 16, а 961 — 59 делений на 16 и одно на 17. Ниже 240 часть значений недоступна: 100 получить можно (2·16 + 4·17), а 103 из 16 и 17 не составить никак. Для малых N берут делитель с меньшим P — 8/9 или 10/11.

Чем делитель предварительного деления в синтезаторе отличается от предделителя таймера?

Предделитель таймера микроконтроллера — программируемый делитель частоты тактирования на одно выбранное значение. Двухмодульный делитель синтезатора переключается между P и P+1 на лету, внутри каждого цикла деления, по сигналу от счётчиков, и вместе с ними образует делитель на произвольное N.

Источники

  1. Texas Instruments. Barrett C. (ed.) Fractional/Integer-N PLL Basics (SWRA029, August 1999) — с. 13–14: для ГУН 200–2500 МГц применяют делители с двумя коэффициентами; пример AMPS — 25 МГц с шагом 30 кГц, около 850 значений N; делитель P/P+1 с входом управления MC; наименьший непрерывный коэффициент P² − P, делитель 16/17 даёт непрерывный ряд выше 239; N = 960 — 60 раз по 16, 961 — 59 раз по 16 и один раз по 17; 100 = 2·16 + 4·17, а 103 из 16 и 17 не получить; для меньших N — делители 8/9, 10/11; двухмодульные делители обычно биполярные; трёхмодульный P/(P+1)/(P+R): Nmin = (P/R + R + 1)·P + R, для 64/65/72 — 1096 против 4032 у 64/65; медленные счётчики на КМОП до 100 МГц; счётчик A — сколько раз делить на P+1, счётчик M — на P
  2. Texas Instruments. CD54/74HC4046A, CD54/74HCT4046A High-Speed CMOS Logic Phase-Locked Loop with VCO (SCHS204J, revised December 2003) — с. 3: выход ГУН подключают к входу компаратора напрямую или через делитель частоты — простейший случай делителя N в петле

Нашли ошибку?

Смотрите также