MIPI DSI

Дисплеи телефонов и планшетов подключают не параллельной шиной RGB, а несколькими быстрыми дифференциальными парами. Стандарт этого подключения — MIPI DSI. Сами спецификации MIPI закрыты для тех, кто не состоит в альянсе, поэтому разбираем интерфейс по открытому даташиту моста TI SN65DSI83.

Обновлено 1 ноября 2026 г.Редакция GAW

Содержание

Линии и скорость
Режимы HS и LP
Пакеты
Где встречается

MIPI DSI (Display Serial Interface) — последовательный интерфейс между процессором и дисплеем, который разработал альянс MIPI. Изображение и команды передаются пакетами по нескольким дифференциальным линиям; физический уровень называется MIPI D-PHY. Спецификации MIPI доступны только участникам альянса, поэтому всё, что ниже, взято из открытого даташита моста TI SN65DSI83, который принимает DSI и выдаёт LVDS для панели.

Линии и скорость

Интерфейс состоит из линии тактирования и от одной до четырёх линий данных, каждая — дифференциальная пара. SN65DSI83 реализует D-PHY версии 1.00.00 и DSI 1.02.00 и принимает 1, 2, 3 или 4 линии данных по 1 Гбит/с, вместе до 4 Гбит/с; линия тактирования работает до 500 МГц (разд. 1 и 5 даташита). По даташиту этого хватает на 1920 × 1200 при 60 кадрах в секунду с цветом 24 бита — но только с сокращённым гашением (reduced blanking), то есть с укороченными интервалами гашения между строками и кадрами. Скорость линии зависит от версии D-PHY и микросхемы: мост TI SN65DSI86 с D-PHY 1.1 принимает уже до 1,5 Гбит/с на линию и два канала по четыре линии — до 12 Гбит/с. Неиспользуемые линии оставляют неподключёнными или держат в состоянии LP-11 (разд. 7.4.4).

Режимы HS и LP

Каждая линия D-PHY работает в двух режимах:

Режим	Как работает линия	Для чего
HS, high speed	быстрая дифференциальная пара с оконечным сопротивлением	пакеты с изображением и командами
LP, low power	два медленных одиночных сигнала	управляющие состояния, экономия энергии между пакетами
ULPS	линии в состоянии LP-00	самое экономное состояние, вход и выход по протоколу D-PHY

По даташиту SN65DSI83, в режиме HS байты со всех линий данных собираются в пакеты. Мост поддерживает видеорежим burst — пиксели строки передаются сжато по времени, а оставшееся время линия проводит в LP, — и non-burst с синхронизацией событиями или импульсами. Переход в LP нужен хотя бы раз за кадр для синхронизации, а для надёжности и экономии TI советует делать его в каждой строке (разд. 7.4.6).

Пакеты

Изображение передаётся длинными пакетами: заголовок с типом данных (Data Type), длиной (Word Count) и кодом ECC, затем пиксели, в конце — контрольная сумма CRC. Тип определяет формат пикселей: у SN65DSI83 это 18-битный RGB666 в плотной и свободной упаковке и 24-битный RGB888. Отдельные пакеты синхронизации — V Sync Start и H Sync Start — отмечают начало кадра и строки (разд. 7.4.6).

Стандарт предусматривает и обратную передачу от дисплея к процессору, и виртуальные каналы, но не всё это есть в конкретной микросхеме: SN65DSI83, например, не поддерживает виртуальные каналы и передачу от дисплея к процессору. Поэтому возможности смотрят в даташите и контроллера, и дисплея.

Где встречается

MIPI DSI есть у процессоров для телефонов и одноплатных компьютеров и у старших микроконтроллеров с графикой — например, хост DSI есть у части STM32F4, STM32F7, STM32H7 и STM32U5. Когда у процессора DSI, а у панели вход LVDS или FPD-Link, ставят мост вроде SN65DSI83; его регистры настраиваются по I²C. Обзор типов дисплеев — в статье о технологиях дисплеев, а о том, что такое контроллер дисплея и сигнал Tearing Effect, — в отдельных терминах.

Частые вопросы

Сколько проводов у MIPI DSI?

Одна дифференциальная пара тактирования и от одной до четырёх пар данных. Например, мост TI SN65DSI83 принимает 1, 2, 3 или 4 линии данных по 1 Гбит/с, то есть до 4 Гбит/с, и линию тактирования до 500 МГц. Этого ему хватает на 1920 × 1200 при 60 кадрах в секунду с 24-битным цветом при сокращённом гашении (reduced blanking). Число линий выбирают по разрешению и частоте кадров.

Что такое режимы HS и LP в DSI?

Два способа передачи по одним и тем же проводам физического уровня D-PHY. В режиме HS (high speed) линия работает как быстрая дифференциальная пара с оконечным сопротивлением и несёт пакеты с изображением. В режиме LP (low power) обе линии пары работают как медленные одиночные сигналы. У SN65DSI83 переход в LP обязателен хотя бы раз за кадр и рекомендуется в каждой строке; самое экономное состояние — ULPS.

Где взять спецификацию MIPI DSI?

Спецификации DSI и D-PHY выпускает альянс MIPI, и открыто их не публикуют — доступ дают участникам альянса. Поэтому разработчики на практике опираются на даташиты контроллеров и мостов: в них описаны число линий, скорости, режимы HS и LP, форматы пакетов и то, какие части стандарта реализованы. Так, SN65DSI83 по даташиту TI реализует D-PHY 1.00.00 и DSI 1.02.00.

Источники

Texas Instruments. SN65DSI83 MIPI DSI Bridge to FlatLink LVDS, Single-Channel DSI to Single-Link LVDS Bridge (SLLSEC1I, September 2012, revised October 2020) — разд. 1: физический уровень MIPI D-PHY 1.00.00 и DSI 1.02.00; приёмник одного канала на 1, 2, 3 или 4 линии данных до 1 Гбит/с на линию, вход до 4 Гбит/с; видеопакеты 18 бит (RGB666) и 24 бит (RGB888); до WUXGA 1920 × 1200 при 60 кадрах/с с сокращённым гашением (reduced blanking); выход FlatLink LVDS 25–154 МГц; питание 1,8 В; поддержка ULPS; разд. 5: линии данных до 1 Гбит/с, линия тактирования до 500 МГц; конфигурация по I²C до 400 кГц; разд. 6: RDIFF-HS — дифференциальное сопротивление входа в режиме HS, пороги приёмника LP; разд. 7.3.2: вход в ULPS и выход по протоколу D-PHY; разд. 7.4.4: неиспользуемые линии DSI не подключают или держат в состоянии LP-11, байты линий в режиме HS собираются в пакеты; разд. 7.4.5: пакеты пиксельного потока с полями Data Type (0x2E, 0x1E, 0x3E), Word Count, ECC и контрольной суммой CRC; разд. 7.4.6: пакеты синхронизации V Sync Start и H Sync Start; поддержка видеорежима burst и non-burst с sync events или sync pulses, переход в LP хотя бы раз за кадр, рекомендуется в каждой строке; не поддерживает виртуальные каналы и обратную передачу от дисплея к процессору
Texas Instruments. SN65DSI86 MIPI DSI to eDP Bridge (SLLSEH2C, September 2013, revised October 2020) — разд. 1: физический уровень MIPI D-PHY 1.1 и DSI 1.02.00; двухканальный приёмник DSI, по 1–4 линии данных на канал до 1,5 Гбит/с на линию, вход до 12 Гбит/с; пакеты RGB666 и RGB888; выход eDP 1.4 на 1, 2 или 4 линии от 1,62 до 5,4 Гбит/с; поддержка ULPS

Нашли ошибку?