Перейти к содержанию

Регистры ЦАП STM32G4

Регистры ЦАП STM32G4: включение каналов и режимы выхода, внешний и программный запуск, генераторы шума, треугольника и пилы, двойные данные для DMA, калибровка смещения, выборка-хранение и знаковый формат.

Содержание

ЦАП STM32G4 12-битные: у DAC1 два канала с выходами на выводы, у DAC2 один (DAC2_OUT1), DAC3 и DAC4 работают на внутренние входы компараторов и ОУ и обновляются до 15 млн раз в секунду. Генератор сигналов (WAVE) умеет шум, треугольник и пилу с шагом STINCDATA и начальным значением STRSTDATA (регистры STR1, STR2), её триггеры выбираются в STMODR (RM0440, раздел 22.7).

При DMADOUBLE в MCR одна передача DMA кладёт два отсчёта — в DHR и DHRB, а флаг DORSTAT показывает, какой из них на выходе. При частоте AHB выше 80 и 160 МГц нужен режим HFSEL в DAC_MCR; бит 15 регистра DAC_CR, который заголовок тоже называет HFSEL, в RM0440 зарезервирован и на странице не показан.

ЭкземплярБазовый адресЕсть у
DAC0x5000 0800всех
DAC10x5000 0800всех
DAC20x5000 0C00STM32G473, STM32G474, STM32G483, STM32G484
DAC30x5000 1000всех
DAC40x5000 1400STM32G473, STM32G474, STM32G483, STM32G484

Регистры блока

РегистрСмещениеНазначениеПосле сброса
DAC_CR0x00Включение каналов, запуск, генератор сигнала, DMA0x0000 0000
DAC_SWTRIGR0x04Программный запуск0x0000 0000
DAC_DHR12R10x08Канал 1: 12 бит, выравнивание вправо0x0000 0000
DAC_DHR12L10x0CКанал 1: 12 бит, выравнивание влево0x0000 0000
DAC_DHR8R10x10Канал 1: 8 бит0x0000 0000
DAC_DHR12R20x14Канал 2: 12 бит, выравнивание вправо0x0000 0000
DAC_DHR12L20x18Канал 2: 12 бит, выравнивание влево0x0000 0000
DAC_DHR8R20x1CКанал 2: 8 бит0x0000 0000
DAC_DHR12RD0x20Оба канала: 12 бит, выравнивание вправо0x0000 0000
DAC_DHR12LD0x24Оба канала: 12 бит, выравнивание влево0x0000 0000
DAC_DHR8RD0x28Оба канала: 8 бит0x0000 0000
DAC_DOR10x2CВыходной код канала 10x0000 0000
DAC_DOR20x30Выходной код канала 20x0000 0000
DAC_SR0x34Флаги опустошения DMA и калибровки0x0000 0000
DAC_CCR0x38Калибровка смещения0x00XX 00XX
DAC_MCR0x3CРежим выхода: буфер, выборка-хранение0x0000 0000
DAC_SHSR10x40Выборка-хранение: время выборки канала 10x0000 0000
DAC_SHSR20x44Выборка-хранение: время выборки канала 20x0000 0000
DAC_SHHR0x48Выборка-хранение: время хранения0x0001 0001
DAC_SHRR0x4CВыборка-хранение: время обновления0x0001 0001
DAC_STR10x58Генератор пилы, канал 10x0000 0000
DAC_STR20x5CГенератор пилы, канал 20x0000 0000
DAC_STMODR0x60Триггеры генератора пилы0x0000 0000

Конструктор значения

Выберите регистр и значения полей — конструктор покажет 32-битное значение и строку на C с макросами CMSIS. Поля, которые вы не меняете, берутся из значения после сброса.

Значение: 0x00000000

0000 0000 0000 0000 0000 0000 0000 0000

DAC->CR = 0x00000000;

DAC_CR — включение каналов, запуск, генератор сигнала, DMA

Смещение 0x00, 32 бит, после сброса 0x0000 0000. В коде: DAC->CR.

31302928272625242322212019181716
—CEN2DMAUDRIE2DMAEN2MAMP2WAVE2TSEL2TEN2EN2
1514131211109876543210
—CEN1DMAUDRIE1DMAEN1MAMP1WAVE1TSEL1TEN1EN1
  • CEN2 (бит 30) — Режим калибровки смещения канала 2.
  • CEN1 (бит 14) — Режим калибровки смещения канала 1.
  • DMAUDRIE2 (бит 29) — Прерывание по опустошению DMA канала 2.
  • DMAUDRIE1 (бит 13) — Прерывание по опустошению DMA канала 1.
  • DMAEN2 (бит 28) — DMA канала 2: запрос по каждому событию запуска.
  • DMAEN1 (бит 12) — DMA канала 1: запрос по каждому событию запуска.
  • MAMP2 (биты 27:24) — Маска шума или амплитуда треугольника канала 2: 0000 — бит 0 LFSR и амплитуда 1, больший код — больше.
  • WAVE2 (биты 23:22) — Генератор сигнала канала 2: выключен, шум, треугольник или пила.
  • WAVE1 (биты 7:6) — Генератор сигнала канала 1: выключен, шум, треугольник или пила.
  • TSEL2 (биты 21:18) — Событие запуска канала 2.
  • TSEL1 (биты 5:2) — Событие запуска канала 1.
  • TEN2 (бит 17) — Запуск канала 2 по событию.
  • TEN1 (бит 1) — Запуск канала 1 по событию.
  • EN2 (бит 16) — Включение канала 2.
  • EN1 (бит 0) — Включение канала 1.
  • MAMP1 (биты 11:8) — Маска шума или амплитуда треугольника канала 1: 0000 — бит 0 LFSR и амплитуда 1, больший код — больше.

DAC_SWTRIGR — программный запуск

Смещение 0x04, 32 бит, после сброса 0x0000 0000. В коде: DAC->SWTRIGR.

31302928272625242322212019181716
—SWTRIGB2SWTRIGB1
1514131211109876543210
—SWTRIG2SWTRIG1
  • SWTRIGB2 (бит 17) — Программный триггер шага пилы канала 2.
  • SWTRIGB1 (бит 16) — Программный триггер шага пилы канала 1.
  • SWTRIG2 (бит 1) — Программный запуск канала 2; сбрасывается аппаратно.
  • SWTRIG1 (бит 0) — Программный запуск канала 1; сбрасывается аппаратно.

DAC_DHR12R1 — канал 1: 12 бит, выравнивание вправо

Смещение 0x08, 32 бит, после сброса 0x0000 0000. В коде: DAC->DHR12R1.

31302928272625242322212019181716
—DACC1DHRB
1514131211109876543210
—DACC1DHR
  • DACC1DHRB (биты 27:16) — Второе значение канала 1 в режиме двойных данных DMA (DMADOUBLE).
  • DACC1DHR (биты 11:0) — Данные канала 1.

DAC_DHR12L1 — канал 1: 12 бит, выравнивание влево

Смещение 0x0C, 32 бит, после сброса 0x0000 0000. В коде: DAC->DHR12L1.

31302928272625242322212019181716
DACC1DHRB—
1514131211109876543210
DACC1DHR—
  • DACC1DHRB (биты 31:20) — Второе значение канала 1 в режиме двойных данных DMA (DMADOUBLE).
  • DACC1DHR (биты 15:4) — Данные канала 1.

DAC_DHR8R1 — канал 1: 8 бит

Смещение 0x10, 32 бит, после сброса 0x0000 0000. В коде: DAC->DHR8R1.

31302928272625242322212019181716
—
1514131211109876543210
DACC1DHRBDACC1DHR
  • DACC1DHRB (биты 15:8) — Второе значение канала 1 в режиме двойных данных DMA (DMADOUBLE).
  • DACC1DHR (биты 7:0) — Данные канала 1.

DAC_DHR12R2 — канал 2: 12 бит, выравнивание вправо

Смещение 0x14, 32 бит, после сброса 0x0000 0000. В коде: DAC->DHR12R2.

31302928272625242322212019181716
—DACC2DHRB
1514131211109876543210
—DACC2DHR
  • DACC2DHRB (биты 27:16) — Второе значение канала 2 в режиме двойных данных DMA (DMADOUBLE).
  • DACC2DHR (биты 11:0) — Данные канала 2.

DAC_DHR12L2 — канал 2: 12 бит, выравнивание влево

Смещение 0x18, 32 бит, после сброса 0x0000 0000. В коде: DAC->DHR12L2.

31302928272625242322212019181716
DACC2DHRB—
1514131211109876543210
DACC2DHR—
  • DACC2DHRB (биты 31:20) — Второе значение канала 2 в режиме двойных данных DMA (DMADOUBLE).
  • DACC2DHR (биты 15:4) — Данные канала 2.

DAC_DHR8R2 — канал 2: 8 бит

Смещение 0x1C, 32 бит, после сброса 0x0000 0000. В коде: DAC->DHR8R2.

31302928272625242322212019181716
—
1514131211109876543210
DACC2DHRBDACC2DHR
  • DACC2DHRB (биты 15:8) — Второе значение канала 2 в режиме двойных данных DMA (DMADOUBLE).
  • DACC2DHR (биты 7:0) — Данные канала 2.

DAC_DHR12RD — оба канала: 12 бит, выравнивание вправо

Смещение 0x20, 32 бит, после сброса 0x0000 0000. В коде: DAC->DHR12RD.

31302928272625242322212019181716
—DACC2DHR
1514131211109876543210
—DACC1DHR
  • DACC2DHR (биты 27:16) — Данные канала 2.
  • DACC1DHR (биты 11:0) — Данные канала 1.

DAC_DHR12LD — оба канала: 12 бит, выравнивание влево

Смещение 0x24, 32 бит, после сброса 0x0000 0000. В коде: DAC->DHR12LD.

31302928272625242322212019181716
DACC2DHR—
1514131211109876543210
DACC1DHR—
  • DACC2DHR (биты 31:20) — Данные канала 2.
  • DACC1DHR (биты 15:4) — Данные канала 1.

DAC_DHR8RD — оба канала: 8 бит

Смещение 0x28, 32 бит, после сброса 0x0000 0000. В коде: DAC->DHR8RD.

31302928272625242322212019181716
—
1514131211109876543210
DACC2DHRDACC1DHR
  • DACC2DHR (биты 15:8) — Данные канала 2.
  • DACC1DHR (биты 7:0) — Данные канала 1.

DAC_DOR1 — выходной код канала 1

Смещение 0x2C, 32 бит, после сброса 0x0000 0000. В коде: DAC->DOR1.

31302928272625242322212019181716
—DACC1DORB
1514131211109876543210
—DACC1DOR
  • DACC1DORB (биты 27:16) — Второй выходной код канала 1 в режиме двойных данных.
  • DACC1DOR (биты 11:0) — Выходной код канала 1 (только чтение).

DAC_DOR2 — выходной код канала 2

Смещение 0x30, 32 бит, после сброса 0x0000 0000. В коде: DAC->DOR2.

31302928272625242322212019181716
—DACC2DORB
1514131211109876543210
—DACC2DOR
  • DACC2DORB (биты 27:16) — Второй выходной код канала 2 в режиме двойных данных.
  • DACC2DOR (биты 11:0) — Выходной код канала 2 (только чтение).

DAC_SR — флаги опустошения DMA и калибровки

Смещение 0x34, 32 бит, после сброса 0x0000 0000. В коде: DAC->SR.

31302928272625242322212019181716
BWST2CAL_FLAG2DMAUDR2DORSTAT2DAC2RDY—
1514131211109876543210
BWST1CAL_FLAG1DMAUDR1DORSTAT1DAC1RDY—
  • BWST2 (бит 31) — Идёт запись в SHSR2.
  • BWST1 (бит 15) — Идёт запись в SHSR1.
  • CAL_FLAG2 (бит 30) — Результат калибровки канала 2: смещение выхода больше или меньше нуля.
  • CAL_FLAG1 (бит 14) — Результат калибровки канала 1: смещение выхода больше или меньше нуля.
  • DMAUDR2 (бит 29) — Опустошение DMA канала 2: запуски чаще, чем успевает DMA; сбрасывается записью 1.
  • DORSTAT2 (бит 28) — Какой из выходных регистров канала 2 сейчас на выходе: DOR или DORB.
  • DORSTAT1 (бит 12) — Какой из выходных регистров канала 1 сейчас на выходе: DOR или DORB.
  • DAC2RDY (бит 27) — Канал 2 готов принимать триггер и данные.
  • DMAUDR1 (бит 13) — Опустошение DMA канала 1: запуски чаще, чем успевает DMA; сбрасывается записью 1.
  • DAC1RDY (бит 11) — Канал 1 готов принимать триггер и данные.

DAC_CCR — калибровка смещения

Смещение 0x38, 32 бит, после сброса 0x00XX 00XX. В коде: DAC->CCR.

31302928272625242322212019181716
—OTRIM2
1514131211109876543210
—OTRIM1
  • OTRIM2 (биты 20:16) — Подстройка смещения канала 2.
  • OTRIM1 (биты 4:0) — Подстройка смещения канала 1.

DAC_MCR — режим выхода: буфер, выборка-хранение

Смещение 0x3C, 32 бит, после сброса 0x0000 0000. В коде: DAC->MCR.

31302928272625242322212019181716
—SINFORMAT2DMADOUBLE2—MODE2
1514131211109876543210
HFSEL—SINFORMAT1DMADOUBLE1—MODE1
  • SINFORMAT2 (бит 25) — Знаковый формат данных канала 2.
  • SINFORMAT1 (бит 9) — Знаковый формат данных канала 1.
  • DMADOUBLE2 (бит 24) — Двойной запрос DMA канала 2.
  • DMADOUBLE1 (бит 8) — Двойной запрос DMA канала 1.
  • MODE2 (биты 18:16) — Режим выхода канала 2: с буфером или без, на вывод или на периферию, выборка-хранение.
  • MODE1 (биты 2:0) — Режим выхода канала 1: с буфером или без, на вывод или на периферию, выборка-хранение.
  • HFSEL (биты 15:14) — Режим высокой частоты шины AHB: 01 — выше 80 МГц, 10 — выше 160 МГц.

DAC_SHSR1 — выборка-хранение: время выборки канала 1

Смещение 0x40, 32 бит, после сброса 0x0000 0000. В коде: DAC->SHSR1.

31302928272625242322212019181716
—
1514131211109876543210
—TSAMPLE1
  • TSAMPLE1 (биты 9:0) — Время выборки канала 1 в тактах LSI или LSE.

DAC_SHSR2 — выборка-хранение: время выборки канала 2

Смещение 0x44, 32 бит, после сброса 0x0000 0000. В коде: DAC->SHSR2.

31302928272625242322212019181716
—
1514131211109876543210
—TSAMPLE2
  • TSAMPLE2 (биты 9:0) — Время выборки канала 2 в тактах LSI или LSE.

DAC_SHHR — выборка-хранение: время хранения

Смещение 0x48, 32 бит, после сброса 0x0001 0001. В коде: DAC->SHHR.

31302928272625242322212019181716
—THOLD2
1514131211109876543210
—THOLD1
  • THOLD2 (биты 25:16) — Время хранения канала 2.
  • THOLD1 (биты 9:0) — Время хранения канала 1.

DAC_SHRR — выборка-хранение: время обновления

Смещение 0x4C, 32 бит, после сброса 0x0001 0001. В коде: DAC->SHRR.

31302928272625242322212019181716
—TREFRESH2
1514131211109876543210
—TREFRESH1
  • TREFRESH2 (биты 23:16) — Время обновления канала 2.
  • TREFRESH1 (биты 7:0) — Время обновления канала 1.

DAC_STR1 — генератор пилы, канал 1

Смещение 0x58, 32 бит, после сброса 0x0000 0000. В коде: DAC->STR1.

31302928272625242322212019181716
STINCDATA1
1514131211109876543210
—STDIR1STRSTDATA1
  • STINCDATA1 (биты 31:16) — Шаг пилы канала 1 (формат 12.4: 12 бит целой и 4 бита дробной части).
  • STDIR1 (бит 12) — Направление пилы канала 1: вниз (0) или вверх (1).
  • STRSTDATA1 (биты 11:0) — Начальное значение пилы канала 1 (после триггера сброса).

DAC_STR2 — генератор пилы, канал 2

Смещение 0x5C, 32 бит, после сброса 0x0000 0000. В коде: DAC->STR2.

31302928272625242322212019181716
STINCDATA2
1514131211109876543210
—STDIR2STRSTDATA2
  • STINCDATA2 (биты 31:16) — Шаг пилы канала 2 (формат 12.4: 12 бит целой и 4 бита дробной части).
  • STDIR2 (бит 12) — Направление пилы канала 2: вниз (0) или вверх (1).
  • STRSTDATA2 (биты 11:0) — Начальное значение пилы канала 2 (после триггера сброса).

DAC_STMODR — триггеры генератора пилы

Смещение 0x60, 32 бит, после сброса 0x0000 0000. В коде: DAC->STMODR.

31302928272625242322212019181716
—STINCTRIGSEL2—STRSTTRIGSEL2
1514131211109876543210
—STINCTRIGSEL1—STRSTTRIGSEL1
  • STINCTRIGSEL2 (биты 27:24) — Триггер шага пилы канала 2.
  • STINCTRIGSEL1 (биты 11:8) — Триггер шага пилы канала 1.
  • STRSTTRIGSEL2 (биты 19:16) — Триггер сброса пилы канала 2.
  • STRSTTRIGSEL1 (биты 3:0) — Триггер сброса пилы канала 1.

Частые вопросы

Как сделать пилу на DAC1 STM32G474?

WAVE1 = 11 в DAC_CR, в DAC_STR1 — STRSTDATA1 (начало), STINCDATA1 (шаг в формате 12.4) и STDIR1 (направление), в DAC_STMODR — триггеры шага и сброса, например от таймера. Каждый триггер шага прибавляет STINCDATA к выходу.

Зачем DAC_SHSR и SHHR?

Режим выборки-хранения: канал включается на время TSAMPLE, заряжает внешний конденсатор и отключается на THOLD — так ЦАП держит напряжение в Stop почти без потребления.

Источники

  1. STMicroelectronics. RM0440: Reference manual (Rev 9) — раздел 22.7: описание регистров, назначение полей и значения после сброса
  2. STMicroelectronics. cmsis-device-g4 v1.2.6: заголовки CMSIS stm32g431xx.h, stm32g441xx.h, stm32g471xx.h, stm32g473xx.h, stm32g474xx.h, stm32g483xx.h, stm32g484xx.h, stm32g491xx.h, stm32g4a1xx.h — структуры периферии, смещения, адреса экземпляров и макросы полей; лицензия Apache-2.0

Нашли ошибку в регистрах?

Другие регистры STM32G4

Калькуляторы и статьи